1 简介

要在DM642平台上实现高速USB主机功能。在硬件上，首先要选择一种合适于DSP平台的高速USB主机控制器，并实现系统硬件原理图，具体的系统框图如下图所示：

图1 体统整体框图

由上图可以看出DM642与USB2.0 的接口是通过ISP1761来实现的，由ISP1761来完成高速USB主机控制器功能，由DM642来完成USB主机协议栈。ISP1761是一款高速USB On-The-Go(OTG)控制器，里面集成了slave主机控制器和外设控制器。其中的高速USB主机控制器和外设控制器遵循Universal Serial Bus Specificstion Rev.2.0，可以支持数据传输速度达到480Mbps。主机控制器中嵌入的EHCI(Enhanced Host Controller Interface)核遵循Enhanced Host Controller Interface Specification for Universal Serial Bus Rev.1.0。

ISP1761有3个USB端口。端口1可被配置成外设控制端口或主机控制器端口或OTG端口。其中OTG端口可以在主机控制器和外设控制器之间变换角色。除此以外，ISP1761还有可配置的32-bit/16-bit的异步CPU接口、中断控制器、TT(Transaction Translator)、3端口高速集线器、内存仲裁、主/从内存缓冲、过流保护、时钟等模块。

2 DM642与USB2.0接口的硬件实现

系统采用DM642的EMIF空间来与ISP1761连接，把ISP1761映射到DM642中EMIFA的CE3空间中的128K字节。ISP1761有64K的存储空间，提供了16-bit/32-bit双向数据总线，地址线为A1-A17。因为不能以字节模式访问寄器，所以没有地址线A0。系统选用32-bit的数据总线模式。所以把地址线A1接地，与EMIFA相连的地址线为A2-A17。

ISP1761以PIO(Programmed Input/Output)模式和DMA(Direct Memory Access)模式定义了一个典型的主机控制器访问时序。

其中PIO模式使用的是CS_N、RD_N和WR_N等管脚来完成时序，具体写时序图如下图所示，读时序与写时序类似，只是WR_N换成RD_N。

图2 ISP1761 PIO模式写时序

而DMA模式使用的是HC_DACK、RD_N和WR_N等管脚来完成时序，具体写时序如下图所示，读时序与写时序类似，只是WR_N换成RD_N，注意图中的DACK和DREQ的active电平是可以用寄存器来进行控制的。

图3 ISP1761 DMA模式写时序

由于EMIFA的总线宽度是64-bit，所以其地址线为EA3-EA22。这里EA3-EA18与ISP1761的A2-A17从低往高一一对应。EMIFA的数据线ED0-ED31对应ISP1761的D0-D31，而EMIFA的数据线ED32-ED63空闲。这样， ISP1761的64KB内存空间实际上映射到EMIFA的CE3空间中128KB的内存空间，由于采用Little Endian模式，总线宽度为32-bit,这样ISP1761实际上映射到的EMIFA的CE3空间中深度为16K、宽度为64-bit的低32-bit的空间中去，高32位中的空间实际上并没有用到。具体的示意图如下所示。

图4ISP1761内存空间映射示意图

ISP1761提供的是一个异步的通用CPU接口，而DM642对于异步接口提供了4个控制信号：

/AOE：输出允许，在整个读周期中有效。

/AWE：写允许，在写周期中的触发阶段保持有效。

/ARE：读允许，在读周期中的触发阶段保持有效。

ARDY：Ready信号，插入等待

这4个控制信号可以通过不同的组合（并非都需要）实现与不同类型异步器件的无缝接口。EMIF中的CExCTL寄存器负责设置异步读、写操作的接口时序，可以满足对不同速度的异步器件的存取。这里ISP1761与DM642中EMIF异步接口的硬件连接如下图所示。

图5 ISP1761与DM642的硬件连接

由于ISP1761中嵌入了一个SLAVE的DMA控制器，因此DM642可以用PIO和DMA两种模式来访问ISP1761的内存空间。为了满足两种访问的时序，我们用不会用来访问64K内存的地址线A19、A20，和CE3空间的选择信号/CE3，再加上一些逻辑门来完成功能。这里当A19为低且A20为低时，我们是通过PIO模式来访问ISP1761的内存空间；这里当A19为低且A20为高（或者A19为高且A20为低）时，我们是通过DMA模式来访问ISP1761的内存空间。